馬鞍山市 Philips PM2120 *低價供應 返回列表頁

設計工程師在完成Philips PM2120 模塊Master和模塊Slave的HDL設計后，用HDL 仿真器軟件分別對兩個模塊進行仿真驗證，Philips PM2120 模塊Master的仿真時間花費了五分鐘，模塊Slave花費了十五分鐘，兩個模塊進行聯合仿真花費了二十分鐘。如果設計不正確，則要對設計進行重新修改和仿真直到驗證通過為止，重復的仿真工作將要花費幾天甚至幾星期。為了縮短仿真時間，本文提出利用硬件加速的思想，對設計進行軟硬件協同加速仿真。模塊Master和模塊Slave的功能首先分別在軟件上仿真驗證通過，待模塊Slave經綜合實現后，把模塊 Slave下載到硬件中，模塊Master仍然運行在軟件上，通過Philips PM2120 仿真工具提供的外部接口實現軟硬件間的數據交互，進行模塊Slave和模塊 Master的聯合仿真驗證，一旦仿真通過，把模塊Master和模塊Slave都放入硬件中進行加速仿真驗證，這時兩個模塊的聯合仿真時間將大大縮短。

　　圖3 Philips PM2120 加速仿真

　　本文描述的加速仿真技術實現框圖如圖3所示。Philips PM2120 （Design Under Test）由可綜合的Verilog HDL語言設計完成。DUT綜合實現后，下載到現場可編程門陣列（FPGA：Field Programmable Gate Array）中進行加速仿真驗證。運行在HDL 仿真器上的測試文件TestBench給DUT發送測試激勵并響應輸出信息，Philips PM2120 與HDL仿真器間的信息交換由仿真器提供的Verilog 編程語言接口（PLI：Programming Language Interface）來實現。Verilog PLI為Verilog代碼調用C語言編寫的函數提供了一種機制，它提供了C語言動態鏈接程序與仿真器的接口，可以實現C語言和Verilog語言的協同仿真。由于C語言在過程控制方面比Verilog語言有優勢，可以用C程序來產生測試激勵和讀取信號的值。以Windows平臺為例，用戶通過運用C語言和Verilog PLI編寫接口函數，編譯代碼并生成動態鏈接庫（DLL：Dynamic Link Library），然后在由Verilog語言編寫的TestBench中調用這些函數。在執行TestBench文件進行仿真時，TestBench中的C函數一旦鏈接成功，C函數將詳細信息傳遞給HDL仿真器，執行C函數就可以像仿真Verilog代碼一樣進行仿真。這樣，設計工程師利用 Verilog PLI接口創建自己的系統調用任務和系統函數，就可以通過C語言編程對DUT進行輔助仿真，達到Verilog語法所不能實現的功能。

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