【儀表網 研發快訊】近日，中國科學院上海微系統與信息技術研究所宋志棠、雷宇研究團隊，在三維相變存儲器(3D PCM)亞閾值讀取電路、高可靠編程電路、模型方面取得了系列進展，成果發表在國際學術期刊IEEE Transactions on Circuits and Systems I: Regular Papers等。
一、3D PCM亞閾值讀取電路
3D PCM是最先進的獨立式新型存儲技術之一。3D PCM讀取和編程操作都需要開啟雙向閾值選通器件(OTS)，芯片的疲勞次數被限制在10E6，和傳統存儲器DRAM的10E16存在差距。CEA-leti(法國原子能委員會)G. Navarro等人于2017年提出了器件層面的亞閾值讀取技術，把存儲單元讀取電壓設置在OTS閾值電壓以下，提高了芯片壽命(G. Navarro, VLSI’17)。但亞閾值讀取技術在電路應用中，有以下困難：(a)讀取電流相比常規讀取電流下降~100倍，讀取速度相應減慢~100倍；(b)讀取裕度相比常規讀取裕度下降~50倍；(c)漏電與讀取電流比上升，可靠性大幅下降。因此，目前亞閾值讀取的相關研究仍停留在器件，未跨越到電路層面(J. Woo, ISCAS’19)。
針對以上挑戰，團隊提出了一種亞閾值自適應參考漏電補償(ARLC)讀出電路。ARLC讀出電路有效地采樣和補償了陣列中的泄漏電流，并基于所選單元的數據狀態和地址提供自適應參考。結果顯示，相比于傳統讀出電路，ARLC讀出電路讀取裕度提升11.1倍，讀取速度提升85%，良率提升60.3%，讀疲勞提升51倍。該工作以“A Subthreshold Adaptive-Reference Leakage-Compensation Sensing Scheme for 3D PCM with Enhanced Sensing Margin and Endurance”為題發表在IEEE電路與系統旗艦期刊IEEE Transactions on Circuits and Systems I: Regular Papers(10.1109/TCSI.2024.3412891)。
圖1 亞閾值讀取概念和電路
二、高密度3D PCM高可靠編程電路
20 nm工藝節點及以下，3D PCM的寫操作可靠性受到寫干擾、IR壓降、漏電等非理想因素的嚴重影響，SK Hynix和Micron公司認為這是3D PCM難以微縮的重要原因(Micron @ IEDM’23, SK Hynix @ VLSI’23, IEDM’22 & IEDM’18)。針對以上挑戰，團隊歸納了影響泄露電流大小的主要因素：選中BL上數據狀態、選中單元的行地址和選中單元的列地址。量化了泄露和最優編程電流，提出了地址敏感和數據敏感寫電流自動配置電路。其將熱干擾導致周圍非晶態單元錯誤的概率降低了900倍以上，單元疲勞提高至原來的7.49倍，顯著提高了3D PCM的可靠性。該工作以“Auto-Configuration Write Scheme with Enhanced Reliability for 3-D Cross-Point PCM”為題發表在IEEE電路與系統旗艦期刊IEEE Transactions on Circuits and Systems II: Express Briefs(2024, 71, 2)。
圖2 高密度3D PCM高可靠編程電路
三、1S1R存儲單元SPICE模型
1S1R是3D PCM的基本存儲單元，帶有Monte Carlo功能的 1S1R SPICE 模型是3D PCM可靠性設計和良率提升的關鍵，也是國際空白。團隊在國際上首次提出帶有Monte Carlo功能的1S1R SPICE模型，依據OTS、PCM由電場強度控制閾值轉換的特性，引入了參數的統計分布，準確模擬1S1R單元電學特性的統計分布，并在SPICE電路級仿真中還原3D PCM的真實工藝波動，提升了電路設計的可靠性。進一步，使用所提出的模型對亞閾值讀取的設計參數進行了探索，包括：亞閾值讀取泄漏電流量化、最小讀出采樣時間設定、最大陣列尺寸設定、減輕泄漏電流影響的方法。該工作以“A 1S1R model with the Monte Carlo function for subthreshold sensing operation”為題發表在IEEE電路與系統旗艦會議IEEE International Symposium on Circuits and Systems (ISCAS)。
圖3 模型和實測數據對比
以上研究工作得到了國家重點研發計劃、國家自然科學基金、中國科學院戰略性先導科技專項、中國科學院青年創新促進會、集成電路材料全國重點實驗室自主課題、中國博士后科學基金、上海市科委等項目的支持。
所有評論僅代表網友意見，與本站立場無關。