歐戟進(jìn)口TEXIT 22138 DRU-TX4M/300

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上海歐戟貿(mào)易有限公司

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隨著電子技術(shù)及印制板制造技術(shù)的發(fā)展，電路板已經(jīng)成為電子產(chǎn)品的重要組成部分，用印制電路板制造的電子產(chǎn)品具有可靠性高、一致性好、機(jī)械強(qiáng)度高、重量輕、體積小、易于標(biāo)準(zhǔn)化等優(yōu)點(diǎn)。但是隨著電子產(chǎn)品設(shè)計(jì)越來(lái)越復(fù)雜，印刷電路板的密度也日趨增加，因此印刷板的測(cè)試及修理也愈加困難。為了提高印刷電路板的檢測(cè)及維修的自動(dòng)化程度，本文設(shè)計(jì)了一種通用的電路板自動(dòng)測(cè)試系統(tǒng)，系統(tǒng)從針床到測(cè)試軟件的各個(gè)環(huán)節(jié)都采用了開(kāi)放型的設(shè)計(jì)，通用性很強(qiáng)。

　　1.系統(tǒng)的總體結(jié)構(gòu)

　　本系統(tǒng)的主要目的是測(cè)試電路板是否工作正常，是通過(guò)對(duì)電路板上關(guān)鍵信號(hào)進(jìn)行測(cè)試來(lái)達(dá)到的。因此，本系統(tǒng)的任務(wù)就是對(duì)電路板上的關(guān)鍵信號(hào)進(jìn)行采集，通過(guò)PC端的軟件進(jìn)行分析得出測(cè)試結(jié)果。系統(tǒng)分為針床、信號(hào)采集和傳輸模塊、測(cè)試軟件3個(gè)部分。作為一個(gè)通用的測(cè)試系統(tǒng)，在3個(gè)部分中均考慮了較強(qiáng)的通用性。

　　本自動(dòng)測(cè)試系統(tǒng)的結(jié)構(gòu)框圖見(jiàn)圖1。系統(tǒng)的工作原理是：通過(guò)針床將待測(cè)信號(hào)導(dǎo)出，F(xiàn)PGA通過(guò)控制多路模擬開(kāi)關(guān)將待測(cè)信號(hào)采集進(jìn)來(lái)，將數(shù)據(jù)通過(guò)相應(yīng)協(xié)議傳送到PC機(jī)，用自動(dòng)測(cè)試軟件測(cè)試各個(gè)信號(hào)是否正常。

　　圖1系統(tǒng)結(jié)構(gòu)示意圖

　　由于待測(cè)信號(hào)的頻率相差較大，有直流信號(hào)，也有頻率高于103MHz的脈沖信號(hào)，以及在其間的多種頻率的信號(hào)，因此本系統(tǒng)采用低頻和高頻2組信號(hào)采樣電路，來(lái)適應(yīng)不同信號(hào)采集的需要。

　　2.主要芯片介紹

　　本系統(tǒng)中用到的主要芯片有：主芯片EP2S63，AD采樣芯片AD7864和AT84AD331。以下對(duì)這3種芯片進(jìn)行簡(jiǎn)要介紹：

　　EP2S63是altera公司的Strati系列的FPGA，該系列的FPGA采用先進(jìn)的93nm生產(chǎn)工藝;將FPGA性能推向了新高度，該系列是業(yè)界最快、密度的FPGA。EP2S63擁有多達(dá)84個(gè)專(zhuān)用LVDS差分邏輯接收通道，每個(gè)LVDS通道數(shù)據(jù)傳輸速率達(dá)1Gb/s。其內(nèi)部具有專(zhuān)門(mén)的高速數(shù)字鎖相環(huán)電路，能夠產(chǎn)生可供ADC電路使用的時(shí)鐘信號(hào)。

　　AD7864是一種較低速、低功耗、可以4通道同時(shí)采樣的12bA/D轉(zhuǎn)換器。它擁有12位A/D轉(zhuǎn)換器，可同時(shí)采樣4個(gè)輸入通道，并具有4個(gè)采樣、保持放大器;單電源供電(+5V)，多個(gè)轉(zhuǎn)換電壓范圍，對(duì)于每一個(gè)模擬輸入通道均有過(guò)壓保護(hù)電路;4通道同時(shí)工作時(shí)，最大采樣率為133kHz。

　　AT84AD331是Atmel公司生產(chǎn)的高速采集芯片。該器件集成了兩路(I和Q)獨(dú)立的ADC，具有8b轉(zhuǎn)換精度，每個(gè)通道具有l(wèi)Gs/s的采樣率，在交錯(cuò)模式下采樣率達(dá)2Gs/s。該芯片基于高速應(yīng)用場(chǎng)合的要求，模擬輸入、數(shù)字時(shí)鐘輸入、數(shù)字時(shí)鐘輸出、數(shù)據(jù)輸出，同步時(shí)鐘輸出都采用差分方式。數(shù)據(jù)輸出采用LVDS標(biāo)準(zhǔn)，其傳輸率可達(dá)1Gb/s，使用其內(nèi)部的多路分離器，可以降低輸出數(shù)據(jù)率，也可以方便地與多種類(lèi)型的高速FPGA直接相連。采用1∶2模式時(shí)，輸出數(shù)據(jù)速率降為533Mb/s，可以滿(mǎn)足多數(shù)FPGA接收數(shù)據(jù)的要求。

　　3.系統(tǒng)設(shè)計(jì)

　　3.1針床設(shè)計(jì)

　　針床是電路板測(cè)試系統(tǒng)的重要部件，是電路板信號(hào)導(dǎo)出的平臺(tái)。針床的通用性較差，一般是每種電路板對(duì)應(yīng)一個(gè)特定的針床，這使系統(tǒng)的通用性受到很大的限制。為使針床具有一定的通用性，本系統(tǒng)中對(duì)針床的相關(guān)部件進(jìn)行了一些改進(jìn)：

　　圖2針床示意圖

　　(1)探針設(shè)計(jì)。探針見(jiàn)圖2a。本探針是以目前市場(chǎng)上的探針為基礎(chǔ)、自行設(shè)計(jì)的內(nèi)含彈簧的探針，易于固定，信號(hào)導(dǎo)出方便：

　　探針的一端為探頭，是與電路板接觸，并導(dǎo)出信號(hào)的部分;另一端是固定座，是絕緣體，中空，內(nèi)含彈簧，使探頭能夠伸縮;中間為信號(hào)的導(dǎo)出端子。為減少各個(gè)信號(hào)間的干擾，導(dǎo)線均采用屏蔽線。為適應(yīng)不同信號(hào)要求，按粗細(xì)和允許的信號(hào)帶寬要求探針?lè)譃槎喾N型號(hào)，使用時(shí)根據(jù)需要對(duì)探針型號(hào)進(jìn)行選擇。

　　(2)探針的固定：在本系統(tǒng)的針床上，探針的固定是采用兩塊相同的探針固定板和4塊擋板組成，固定板和探針的固定示意圖見(jiàn)圖2b和圖2c：固定板的大小與待測(cè)板相同，板上固定孔位置需根據(jù)電路板的技術(shù)文件來(lái)確定，孔的大小需根據(jù)選取探針的型號(hào)來(lái)決定。擋板可以在整個(gè)針床的底座上進(jìn)行移動(dòng)調(diào)整，以適應(yīng)不同尺寸電路板的固定要求;擋板的寬度，前后兩個(gè)為233mm，左右兩個(gè)為73mm。

　　3.2信號(hào)采集

　　電路板上輸出的待測(cè)信號(hào)主要有三類(lèi)：電源信號(hào)、脈沖數(shù)字信號(hào)、電平變換信號(hào)。此外還有一些頻率較高的模擬信號(hào)，如音視頻信號(hào)，此類(lèi)信號(hào)一般不作為關(guān)鍵測(cè)試信號(hào)，若需測(cè)試時(shí)可按高頻信號(hào)進(jìn)行采集。其中電源信號(hào)和電平變換信號(hào)均可視為直流信號(hào)來(lái)采集，用AD7864完成采集。而脈沖數(shù)字信號(hào)的頻率較高，動(dòng)輒就幾十兆赫茲甚至上百兆赫茲，需要用高速的AD(本系統(tǒng)中用的是AT84AD331)來(lái)進(jìn)行采集，并且需要對(duì)頻率進(jìn)行測(cè)量。因此本系統(tǒng)信號(hào)采集分為低頻和高頻兩個(gè)部分，下面分別敘述：

　　(1)低頻部分。本部分主要采集的是電源信號(hào)和電平變換信號(hào)，采用AD7864作為采集芯片。AD7864具有片內(nèi)時(shí)鐘、讀寫(xiě)允許邏輯、多種通道選擇方式以及內(nèi)部精確的2.5V參考電壓，這使得其與高速處理器的接口變得非常簡(jiǎn)單。AD7864轉(zhuǎn)換后的數(shù)據(jù)讀取采用轉(zhuǎn)換后讀取數(shù)據(jù)的方式，其讀取時(shí)序見(jiàn)圖3。

　　圖3AD7864數(shù)據(jù)讀取時(shí)序圖

　　采集到的數(shù)據(jù)為D3～D11共12位，需根據(jù)采集到的數(shù)據(jù)來(lái)計(jì)算電壓值，計(jì)算公式如下：

　　當(dāng)D11位為3時(shí)，電壓為正值，計(jì)算公式為：

　　當(dāng)D11位為1時(shí)，電壓為負(fù)值，計(jì)算公式為：

　　以上兩式中D為讀取的12位數(shù)據(jù)，F(xiàn)SR為AD7864的測(cè)量范圍，本例中為23V(測(cè)量范圍為V)。

　　(2)高頻部分。主要是對(duì)脈沖數(shù)字信號(hào)的采集，包括頻率測(cè)量和信號(hào)采集兩個(gè)部分。脈沖數(shù)字信號(hào)的頻率是確定電路板是否工作正常的重要參數(shù)，因此確定脈沖信號(hào)的頻率是否正常是本測(cè)試系統(tǒng)的必要工作。本系統(tǒng)是將待測(cè)信號(hào)接入FPGA與53MHz的高精度時(shí)鐘同時(shí)開(kāi)始計(jì)數(shù)，一段時(shí)間后，通過(guò)兩個(gè)信號(hào)的計(jì)數(shù)值來(lái)計(jì)算脈沖信號(hào)頻率的。信號(hào)采集是以AT84AD331作為采集芯片。AT84AD331與EP2S63的連接見(jiàn)圖4。

　　圖4AT84AD331接口圖

　　AT84AD331可以配置成I路和Q路單獨(dú)使用，此時(shí)可以同時(shí)采集兩路信號(hào)，采樣率為1Gs/s;也可以配置成I和Q路的交錯(cuò)采樣，此時(shí)只能采集1路信號(hào)，等效采樣率為2Gs/s，使用時(shí)可以根據(jù)需要對(duì)該芯片進(jìn)行在線配置。FPGA對(duì)AT84AD331數(shù)據(jù)讀取時(shí)序見(jiàn)圖5。

　　圖5AT84AD331數(shù)據(jù)讀取時(shí)序圖

　　由于AT84AD331輸入信號(hào)為差分信號(hào)，且信號(hào)峰峰值要求不超過(guò)533mV。電路板上的待測(cè)信號(hào)都是單端的并且峰峰值一般在4V～5V之間。本系統(tǒng)中采用了13∶1的變壓器耦合輸入方式，可以完成單端信號(hào)到差分信號(hào)的轉(zhuǎn)換，并且使信號(hào)電壓滿(mǎn)足要求。

　　在FPGA內(nèi)部完成對(duì)LVDS信號(hào)的讀取、組合、排序以及存儲(chǔ)等操作。一般情況下存儲(chǔ)的采樣點(diǎn)的值在1333以?xún)?nèi)，然后對(duì)這些采樣點(diǎn)的值進(jìn)行計(jì)算，可以得到實(shí)際電壓值，計(jì)算公式如下：