簡介信號發生器的測試波形

　　信號輸出的最后一級是偏置電路，該級電路由一個加法電路完成，加法器的一端為一個配置DAC輸出的配置電壓，另一端為輸出信號。通過加法器之后的信號直接輸出，如果用戶需要功率需求，那后繼再加功率放大等等。最后幾級的運放都采用了+/-12的供電方式，所以信號發生器系統采用了一個5v到+/-12v的DC-DC變換器。該DC-DC選用了Maxim的MAX743，由于整套系統運行起來還是比較耗電的，整體功耗在500mA以上，所以MAX743的電感如果選擇不好，那么帶載能力極弱。

 

　　在本設計中，另一個比較有意思的地方是波形表的動態產生。正因為波形表能夠根據用戶需求動態產生，所以才可以采用RAM介質進行存儲。基于這樣的思想，本設計可以產生任意波形。最終實現在Labview平臺上用鼠標隨意畫一個函數曲線，然后通過網絡DDS信號發生模塊就可以產生這樣的波形。

 

　　信號發生器測試波形

 

　　設計實現之后，DDS信號發生器進行了測試。如下兩幅是產生762.9Hz時的時域和頻域波形。從圖中可以看出還是比較干凈的，背景噪聲很小。但是隨著時間的增長，背景噪聲會加大，這主要原因在于熱噪聲加大了。CPLD等器件工作在50MHz的時鐘頻率下發燙。所以該用FPGA或者低功耗的MAXII（那個時候還沒有）會好很多。

 

　　DDS設計體會

 

　　從原理上理解，DDS是比較簡單的，通過抽樣掃描波形表就可以了。為了達到抽樣掃描的目的，設計了相位累加器。為了控制波形的初始相位，增加了相位加法器。DDS的輸出頻率分辨率由掃描頻率和波形表的長度相關，如果掃描頻率越高或者波形表越長，那么頻率分辨率越高，但是，上述條件很難實現。

 

　　所以很多設計中為了提高分辨率，通常進行相位截斷，相位累加器采用40位，這樣波形表需要2^40B空間，頻率分辨率能夠達到fs/2^40，在實際尋址波形表時進行截斷，例如只用15位去尋址，截斷了25位，實際存儲數據的空間只需要32KB，這在一定程度上提高了頻率分辨率。

 

　　但是，相位截斷有一個比較嚴重的問題，那就是頻譜雜散。頻譜雜散會導致在不需要的頻點產生高能量譜信號，在相位截斷的情況下，頻譜雜散可以避免，但是需要滿足kmod2^B==0，式中，k為頻率控制字，B為截斷長度。當信號發生器上式滿足時，頻譜雜散的問題就解決了，但是很顯然，頻率不能以截斷前的頻率精度進行遞增。